臺積電3nm的新里程碑

雖然臺積電3nm芯片已經量產，但截止昨天，我們都沒有看到芯片公司發布相關產品。到了今天，這個局面終于被打破了。

美國芯片公司Marvell表示，公司基于臺積電 3 納米 (3nm) 工藝打造的數據中心芯片正式發布。

據Marvell介紹，公司在該節點中的業界首創硅構建模塊包括 112G XSR SerDes(串行器/解串行器)、Long Reach SerDes、PCIe Gen 6 / CXL 3.0 SerDes 和 240 Tbps 并行芯片到芯片互連。

按照Marvell所說，SerDes 和并行互連在芯片中充當高速通道，用于在chiplet內部的芯片或硅組件之間交換數據。與 2.5D 和 3D 封裝一起，這些技術將消除系統級瓶頸，以推進最復雜的半導體設計。

SerDes 還有助于減少引腳、走線和電路板空間，從而降低成本。超大規模數據中心的機架可能包含數以萬計的 SerDes 鏈路。

根據他們提供的數據，新的并行芯片到芯片互連可實現高達 240 Tbps 的聚合數據傳輸，比多芯片封裝應用的可用替代方案快 45%。

換句話說，互連傳輸速率相當于每秒下載 10,000 部高清電影，盡管距離只有幾毫米或更短。

Marvell 將其 SerDes 和互連技術整合到其旗艦硅解決方案中，包括Teralynx開關_,PAM4和相干DSP,Alaska 以太網物理層 (PHY)設備，OCTEON處理器_,Bravera存儲控制器,Brightlane汽車以太網芯片組和定制 ASIC。

而轉向 3nm 工藝使工程師能夠降低芯片和計算系統的成本和功耗，同時保持信號完整性和性能。

3nm，臺積電的新里程碑

據臺積電介紹，公司的3奈米(N3)制程技術將是5奈米(N5)制程技術之后的另一個全世代制程，在N3制程技術推出時將會是業界最先進的制程技術，具備最佳的PPA及電晶體技術。

相較于N5制程技術，N3制程技術的邏輯密度將增加約70%，在相同功耗下速度提升10-15%，或者在相同速度下功耗降低25-30%。

不過，N3 的工藝窗口(產生定義結果的參數范圍)相對較窄，就產量而言可能并不適合所有應用。而且，隨著制造工藝變得越來越復雜，它們的尋路、研究和開發時間也越來越長，所以我們不再看到臺積電和其他代工廠每兩年出現一個全新的節點。

對于 N3，臺積電的新節點導入周期將延長至 2.5 年左右。這意味著臺積電將需要提供 N3 的增強版本，以滿足其客戶的需求，這些客戶仍在尋求每瓦性能的改進以及每年左右晶體管密度的提升。

在2022 年技術研討會上，臺積電也討論了四種 N3 衍生制造工藝(總共五個 3 納米級節點)——N3E、N3P、N3S 和 N3X——這都將在未來幾年推出。

這些 N3 變體旨在為超高性能應用提供改進的工藝窗口、更高的性能、更高的晶體管密度和增強的電壓。

其中N3E 提高了性能，降低了功耗，并增加了工藝窗口，從而提高了亮了。但代價是該節點的邏輯密度略有降低。

與 N5 相比，N3E 的功耗將降低 34%(在相同的速度和復雜度下)或 18% 的性能提升(在相同的功率和復雜度下)，并將邏輯晶體管密度提高 1.6 倍。

根據報道，臺積電將在 2024 年左右的某個時候推出 N3P(其制造工藝的性能增強版本)以及 N3S(該節點的密度增強版本)。

但臺積電目前并未透露這些變體的更多信息。對于那些無論功耗和成本都需要超高性能的客戶，臺積電將提供N3X，本質上是N4X的思想繼承者。同樣，臺積電沒有透露有關該節點的詳細信息，只是說它將支持高驅動電流和電壓。